ошибка в тестбенче verilog

[Snejnaya]

выдает ошибку в выделенной строке(((
тект ошибки:
Error (10119): Verilog HDL Loop Statement error at avalon_pwm_test2.v(16): loop with non-constant terminating condition exceeds 5000 iterations, the built-in limit

текст тестбенча:

`timescale 1ns/1ps

module avalon_pwm2_test; 

reg clk,clr_n,wr_n, cs;
reg [31:0] wr_data;
reg [1:0] addr;
wire [7:0] result;

initial 
begin 

clk=1'b0; 

forever #10 clk = ~clk; 
end

initial begin 
addr=0;
forever #100 addr=addr+1;
end

 initial begin 
wr_data=32'h1;
forever #100 wr_data=wr_data-8'h1;
end


 initial begin 
cs=1;
wr_n=0;
clr_n=1;
#300 $finish; 
end

avalon_pwm test_dev(clk, wr_data, cs, wr_n, addr, clr_n, result);
endmodule

в тестируемом модуле сlk используется только в конструкциях вида

always @(posedge clk or negedge clr_n)
begin
end

В чем может быть проблема? Заранее спасибо за внимание...

[raxp]

попробуйте покопаться в настройках...

Assignment -> Settings -> Analysis&Synthesis -> More Settings ... -> Iteration limit for constant Verilog loops

[Snejnaya]

raxp

странно, но в more settings у меня нет ничего похожего на Iteration limit for constant Verilog loops(( Версия квартуса 7.1.

[raxp]

квартуса под рукой нет, но совет касается именно квартуса ...посмотрите в справке для вашей версии данный параметр.

[Snejnaya]

raxp

спасибо за подсказку, вроде заработало!