код вроде бы одинаков, но при втором варианте есть случаи когда при дальнейшей обработке counter получается состояние X.

[waleri]

Есть два варианта одно и того же кода.

if (enable)
    if (reset)
        counter <= START;
    else
        counter <= counter + 1;
else
    counter <= counter;

и

counter <= enable ? (reset ? START : counter + 1) : counter;

Насколько я понимаю, код вроде бы одинаков, но при втором варианте есть случаи когда при дальнейшей обработке counter получается состояние X.

Я пытаюсь понять, баг ли это симулятора (Icarus Verilog) или я чего-то не понимаю.
Данный код в модуле count.v